协同仿真（Co-simulation）是处理器核功能验证的重要手段，提供体系结构级功能验证和逐指令出错调试粒度，被学术界及工业界广泛应用，但现有仿真速度仍无法满足大规模验证需要。基于硬件仿真平台的协同仿真加速方法具有更高的理论速度上限，但频繁的软硬件通信成为性能关键瓶颈。
中国科学院计算技术研究所（简称“计算所”）和北京开源芯片研究院（简称“开芯院”）在 MICRO 2025 发表了题为《DiffTest-H: Toward Semantic-Aware Communication in Hardware-Accelerated Processor Verification》的论文，针对硬件加速协同仿真提出语义感知的通信优化方法，在降低通信频率、数据量的同时，保留指令级别的出错调试能力。DiffTest-H 在 FPGA 上达到 7.8MHz 的协同仿真速度，总计帮助“香山”处理器发现超过 150 个复杂 Bug，有效提升“香山”处理器的验证效率。