这款基于 Chiplet-based SoC 旨在提升边缘 AI 的性能和效率。它通过模块化设计解决了传统大型单芯片在先进工艺节点上面临的良率低和成本高的问题。该芯片架构采用了硅中介层，将一个7纳米的RISC-V CPU小芯片与两个5纳米的AI加速器小芯片以及HBM3内存连接在一起。
该设计包含了四项主要创新：
- 自适应跨小芯片动态电压和频率调整（DVFS）
- 对通用小芯片互连标准（UCIe）协议的AI感知扩展
- 分布式加密安全
- 传感器驱动的负载迁移
这些创新共同带来了显著的性能提升：与早期版本相比，该设计将延迟减少了14.7%，吞吐量提升了17.3%，功耗降低了16.2%，整体效率提高了40.1%。