网友介绍的DIY项目。是一个使用 SystemVerilog 从零开始实现的 3 Triple-issue、乱序执行的 RISC-V RV32-IM 处理器核心。目前实现了非分支指令的基本流水线，但核心的分支预测和状态恢复逻辑尚未完成，缓存系统也是未来的计划。代码开源，可以在 GitHub 查看，也可以在 EDA Playground 上进行仿真。
GitHub 仓库： GitHub - aritramanna/3-Wide-RISC-V-OOO-RV32-IM-Processor: 3-wide superscalar, out-of-order RISC-V processor (RV32IM subset) in System Verilog, demonstrating key Instruction-Level Parallelism (包含源代码)
EDA Playground 在线仿真： https://www.edaplayground.com/x/MrPh (可以在线运行和测试代码)
从零开始实现的 3 Triple-issue、乱序执行的 RISC-V，速来围观！
